پیشنهاد فرادرس

دوره معماری کامپیوتر دانشگاه Princeton

دسته بندی ها: دانشگاه پرینستون

دوره-معماری-کامپیوتر-دانشگاه-princeton

دانشگاه پرینستون (Princeton University) در شهر پرینستون واقع در ایالت نیوجرسی، ایالات متحدهٔ آمریکاست.

این دانشگاه چهارمین دانشگاه قدیمی در ایالات متحده آمریکا و یکی از پرافتخارترین دانشگاه‌های جهان است. پرینستون را می‌توان خانهٔ استادان بزرگ فیزیک و ریاضی هم‌چون آلبرت اینشتین دانست.

در این قسمت دوره معماری کامپیوتر دانشگاه Princeton را برای شما آماده کرده ایم.

سرفصل های دوره:

  • ثبت نام با اشاره گر به IQ و ROB
  • طراحی پیچیدگی
  • مقدمه VLIW
  • بهینه سازی کامپایلر 
  • پیش بینی برای اجرا
  • کار با رویدادهای پویا
  • پیش بینی نتایج استاتیک
  • پیش بینی نتایج پویا
  • نوشتن روی بافرها
  • حافظه های پنهان چند سطحی
  • واکشی اولیه
  • نرم افزار بهینه سازی حافظه
  • کار با حافظه های پنهان
  • سیستم مبتنی بر حافظه
  • محافظت از حافظه
  • پردازنده ی برداری
  • بهینه سازی سخت افزار بردار 
  • سازگاری
  • معرفی شبکه های میان ارتباطی
  • فرستادن پیام
  • و...

عنوان دوره:Princeton University Computer Architecture

توضیحات:

10 - 1 - L7S1- Speculation and Branch (14-37)
10 - 2 - L7S2- Register Renaming Introduction (11-08)
10 - 3 - L7S3- Register Renaming with Pointers to IQ and ROB (24-54)
10 - 4 - L7S4- Register Renaming with Values in IQ and ROB (12-14)
10 - 5 - L7S5- Memory Disambiguation (9-49)
11 - 1 - L8S1- Limits of Out-of-Order Design Complexity (13-13)
11 - 2 - L8S2- Introduction to VLIW (21-57)
11 - 3 - L8S3- VLIW Compiler Optimizations (21-20)
11 - 4 - L8S4- Classic VLIW Challenges (8-18)
11 - 5 - L8S5- Introduction to Predication (9-51)
12 - 1 - L9S1- Scheduling Model Review (5-58)
12 - 2 - L9S2- Review of Predication (30-48)
12 - 3 - L9S3- Predication Implementation (10-06)
12 - 4 - L9S4- Speculation Execution (26-02)
12 - 5 - L9S5- Dynamic Events and Clustered VLIWs (10-42)
12 - 6 - L9S6- Case Study- IA-64-Itanium (21-10)
13 - 1 - L10S1- Branch Cost Motivation (6-37)
13 - 2 - L10S2- Branch Prediction Introduction (5-18)
13 - 3 - L10S3- Static Outcome Prediction (16-05)
13 - 4 - L10S4- Dynamic Outcome Prediction (29-12)
13 - 5 - L10S5- Target Address Prediction (18-45)
14 - 1 - L11S1- Basic Cache Optimizations (16-08)
14 - 2 - L11S2- Cache Pipelining (14-16)
14 - 3 - L11S3- Write Buffers (9-52)
14 - 4 - L11S4- Multilevel Caches (17-37)
14 - 5 - L11S5- Victim Caches (6-04)
14 - 6 - L11S6- Prefetching (12-34)
15 - 1 - L12S1- Multiporting and Banking (20-08)
15 - 2 - L12S2- Software Memory Optimizations (16-53)
15 - 3 - L12S3- Non-blocking Caches (19-29)
15 - 4 - L12S4- Critical Word First and Early Restart (3-06)
16 - 1 - L13S1- Memory Management Introduction (13-04)
16 - 2 - L13S2- Base and Bound Registers (11-44)
16 - 3 - L13S3- Page Based Memory Systems (27-04)
16 - 4 - L13S4- Translation and Protection (14-37)
16 - 5 - L13S5- TLB Processing (12-00)
17 - 1 - L14S1- Address Translation Review (9-36)
17 - 2 - L14S2- Cache and Memory Protection Interaction (22-18)
17 - 3 - L14S3- Vector Processor Introduction (18-04)
17 - 4 - L14S4- Vector Parallelism (6-44)
17 - 5 - L14S5- Vector Hardware Optimizations (18-52)
17 - 6 - L14S6- Vector Software and Compiler Optimizations (5-54)
18 - 1 - L15S1- Reduction, Scatter-Gather, and the Cray 1 (9-20)
18 - 2 - L15S2- SIMD (6-58)
18 - 3 - L15S3- GPUs (20-02)
18 - 4 - L15S4- Multithreading Motivation (7-33)
18 - 5 - L15S5- Course-Grain Multithreading (26-16)
18 - 6 - L15S6- Simultaneous Multithreading (12-53)
19 - 1 - L16S1- SMT Implementation (17-19)
19 - 2 - L16S2- Introduction to Parallelism (17-59)
19 - 3 - L16S3- Sequential Consistency (21-00)
19 - 4 - L16S4- Introduction to Locks (03-39)
20 - 1 - L17S1- Sequential Consistency Review (3-48)
20 - 2 - L17S2- Locks and Semaphores (10-01)
20 - 3 - L17S3- Atomic Operations (27-11)
20 - 4 - L17S4- Memory Fences (11-11)
20 - 5 - L17S5- Dekker-'s Algorithm (14-13)
21 - 1 - L18S1- Locking Review (2-04)
21 - 2 - L18S2- Bus Implementation (12-11)
21 - 3 - L18S3- Cache Coherence (17-04)
21 - 4 - L18S4- Bus-Based Multiprocessors (5-16)
21 - 5 - L18S5- Cache Coherence Protocols (49-00)
22 - 1 - L19S1- More Cache Coherence Protocols- (21-16)
22 - 2 - L19S2- Introduction to Interconnection Networks (8-29)
22 - 3 - L19S3- Message Passing (26-59)
22 - 4 - L19S4- Interconnect Design (15-06)
23 - 1 - L20S1- Networking Review (7-56)
23 - 2 - L20S2- Topology (18-53)
23 - 3 - L20S3- Topology Parameters (14-25)
23 - 4 - L20S4- Network Performance (15-35)
23 - 5 - L20S5- Routing and Flow Control (20-27)
24 - 1 - L21S1- Credit Based Flow Control (7-23)
24 - 2 - L21S2- Deadlock (10-09)
24 - 3 - L21S3- False Sharing (9-29)
24 - 4 - L21S4- Introduction to Directory Coherence (12-55)
24 - 5 - L21S5- Implementation (29-02)
24 - 6 - L21S6- Scalability of Directory Coherence (13-31)
3 - 1 - L00-S1-Course Introduction
4 - 1 - L1S1- Course Overview (4-34)
4 - 2 - L1S2- Motivation (16-40)
4 - 3 - L1S3- Course Content (9-10)
4 - 4 - L1S4- Architecture and Microarchitecture (23-37)
4 - 5 - L1S5- Machine Models (16-02)
4 - 6 - L1S6- ISA Characteristics (25-47)
4 - 7 - L1S7- Recap (01-17)
5 - 1 - L2S1- Microcoded Microarchitecture (14-08)
5 - 2 - L2S2- Pipeline Basics (30-51)
5 - 3 - L2S3- Structural Hazard (10-13)
5 - 4 - L2S4- Data Hazards (46-33)
6 - 1 - L3S1- Control Hazards, Jumps (15-56)
6 - 2 - L3S2- Control Hazards, Branch (24-02)
6 - 3 - L3S3- Control Hazards, Others(7-51)
6 - 4 - L3S4- Memory Technologies (22-47)
6 - 5 - L3S5- Motivation for Caches (22-25)
7 - 1 - L4S1- Classifying Caches (28-07)
7 - 2 - L4S2- Cache Performance (17-11)
7 - 3 - L4S3- Superscalar 1 (6-42)
7 - 4 - L4S4- Basic Two-way In-order Superscalar (4-56)
7 - 5 - L4S5- Fetch Logic and Alignment (11-01)
8 - 1 - L5S1- Baseline Superscalar and Alignment (4-16)
8 - 2 - L5S2- Interrupts and Bypassing (12-13)
8 - 3 - L5S3- Interrupts and Exceptions (29-25)
8 - 4 - L5S4- Introduction to Out-of-Order Processors (30-53)
9 - 1 - L6S1- Review of Out-of-Order Processors (3-26)
9 - 2 - L6S2- I2O2 Processors (19-58)
9 - 3 - L6S3- I2O1 Processors (28-44)
9 - 4 - L6S4- IO3 Processors (16-23)
9 - 5 - L6S5- IO2I Processors (4-31)

حجم فایل: 3.2GB

به این نوشته امتیاز دهید 1 2 3 4 5 بدون امتیاز
Princeton University Computer Architecture

پیشنهاد فرادرس